1. 研究目的与意义
基于Verilog HDL的逻辑分析仪电路设计是工程实践性课题，主要的目的是培养学生将所学习的电路知识、集成电路生将所学习的电路知识、集成电路设计和集成电路CAD的技能运用到实际的电路设计中，结合半导体加工厂的制造工艺，完成具有一定专用功能的专用集成电路设计。
在满足触发条件时,对被测信号进行采集、存储、并在示波器上显示所采集到的信号波形和时间标志线。在该逻辑分析仪电路中,所 有信号都与时间相关,从而可以观察到时间的设置与保持、脉冲宽度、外部丢失的数据关系、也能够帮助我们实施数字硬件故障检测。
逻辑分析仪是数据域测试仪器中最有用、最有代表性的一种测试仪器。从虚拟仪器概念出发,通过对虚拟仪器的研究,在此基础上提出了虚拟逻辑分析仪的设计方案及实现方法,并重点阐述了基于 虚拟仪器概念的虚拟逻辑分析仪的硬件电路设计和软件设计部分。充分利用硬件软化的思想,使硬件电路大为简化,从而降低了仪器成本,提高了逻辑分析仪的可靠性和性能,取得了较好的效果。2. 课题关键问题和重难点
关键问题：基于虚拟仪器技术的逻辑分析仪控制电路的设计和Verilog HDL的实现方法.概述虚拟逻辑分析仪的系统总体结构和工作原理,详述控制电路的设计和部分功能模块,给出时钟选择、触发识别与存储控制的Verilog HDL的设计代码,并给出了顶层模块仿真图。
难点：①采样的信号不是某一个点，而是某一块区间的信号，信号的有效频率分高低档次，如何确定信号的有效频率是难点。
②将信号采样完成之后，要将信号进信号进行检测，用什么模块将信号检测是难点。
3. 国内外研究现状（文献综述）
逻辑分析仪是随着数字技术和计算机技术的发展而产生的一种适应于硬件分析和软件分析的崭新的测量仪器。用来对触发事件适时地获取逻辑信号，并以多种方式显示这些信号，其主要特点是能从单通道或者同时从多通道进行记录，并能显示出触发事件前与触发事件后捕获的信号。目前，它在数字域内解决问题的能力已使其应用处于与示波器并列的位置。如果数字电路出现故障，我们一般优先就考虑使用逻辑分析仪来检查数字电路的完整性，不难大仙存在的故障；在数字电路的调试中，旺旺要测试多路信号波形，分析其逻辑关系，采用普通示波器时，最多只能测试两路信号波形，若采用市面上的逻辑分析仪，由于其核心部件设计昂贵，投资较高而无法推广。然而通过FPGA技术设计一种简易逻辑分析仪，可以实现通常逻辑分析仪的常规功能。并能很好的满足教学和科研的需要。
逻辑分析仪的基本工作原理，是通过它的多路先人先出随机存储器，在设定的条件下快速写入被测信息，再以慢速读出，经有控处理后显示器上显示被测脉冲逻辑定时关系。逻辑分析仪的工作过程就是数据采集、存储、触发、显示的过程，由于它采用数字存储技术，可将数据采集工作和显示工作分开进行，也可同时进行，必要时，对存储的数据可以反复进行显示，以利于对问题的分析和研究。将被测系统接入逻辑分析仪，使用逻辑分析仪的探头检测被测系统的数据流，形成并行数据送至比较强，输入信号在比较器中与外部设定的门限电平进行比较，大于门限电平值的信号在相应的线上输出高电平，反之输出低电平时对输入波形进行整形。经比较整形后的信号送至采样器，在时钟脉冲控制下进行采样。被采样的信号按顺序存储在存储器中。采样信息以先进先出的原则组织在存储器中，得到显示命令后，按照先后顺序逐一读出信息，按设定的显示方式进行被测量的显示。逻辑分析仪的核心硬件部分由触发电路模块、电平转换模块、启停控制电路模块、内部RAM存储电路模块、多路量化显示电路模块等5个模块组成。
逻辑分析仪是利用时钟从测试设备上采集和显示数字信号的仪器，最主要作用在于时序判定。由于逻辑分析仪不像示波器那样有许多电压等级，通常只显示两个电压（逻辑1和0），因此设定了参考电压后，逻辑分析仪将被测信号通过比较器进行判定，高于参考电压者为High，低于参考电压者为Low，在High与 Low之间形成数字波形。
4. 研究方案
(1)设计方法：采用Top-Down的设计方法，将设计的主要仿真和调试过程在高层次完成。(2)设计语言：采用VerilogHDL作为设计语言，简洁明了编写设计文件，建立电子系统行为级的仿真模型。(3)设计工具：采用ModelSimSE5.6b仿真软件。(4)系统时钟：采用同步DMAC电路。(5)运行环境：32-bitRISCprocessor、88RCArray、64-bitFrameBuffer、32-bitSDRRAM(6)功能要求：DMA控制器在RISC处理器调控下，应该具有调控数据传输的功能。从SDRAM转载数据到FB,从FB储存数据到SDRAM,从SDRAM转载数据到RC。
5. 工作计划
第1周： 查找文献和翻译文献
第2周： 撰写开题报告
第3周： 电路系统的总体设计和规划
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